연산증폭기 ( OP Amp )


 

이상적인 연산증폭기


 연산 증폭기는 두 개의 입력단자와 한 개의 출력단자를 갖는다. 연산증폭

기는 두 입력단자 전압간의 차이를 증폭하는 증폭기이기에 입력단은 차동

증폭기로 되어있다. 연산증폭기를 사용하여 사칙연산이 가능한 회로 구성

을 할 수 있으므로, 연산자의 의미에서 연산증폭기라고 부른다. 연산증폭기

를 사용하여서 미분기 및 적분기를 구현할 수 있다. 연산증폭기가 필요로 하

는 전원은 기본적으로는 두 개의 전원인 +Vcc 및 -Vcc 가 필요하다. 물론 단

일 전원만을 요구하는 연산증폭기 역시 상용화되어 있다. 신호 증폭을 위한 주

증폭기의 종류로는 전압 증폭기와 전류증폭기가 있지만 여기서는 전압증폭기

만을 취급한다.

 

 

  전자소자의 동작 특성을 이해하기 위한 초기가정은 먼저 이상적이라고 가정

하는 것 이다. 물론 이상적인 것은 실제적인 것과는 항상 차이가 나기 마련이지

만, 이상적인 경우의 동작특성을 이해하는 것은 매우 중요하다. 왜냐하면 이상

적 가정하에서는 모든 것이 단순해지기 때문이다. 그리고 이상적 동작특성은 실

제적인 전자소자가 무엇을 궁극적인 목표로 하는 가를 알려 주기 때문이다.

  다음 조건을 만족하는 연산증폭기를 이상적인 연산증폭기라고 부른다.

       (1) 무한대의 전압이득 : Av = ∞

       (2) 무한대의 입력저항 : Rin = ∞

       (3) 영 옴인 출력저항 : Rout = ∞

       (4) 무한대의 대역폭 : B = ∞

       (5) 영인 오프셑 전압과 전류

       (6) 온도에 따른 소자 파라미터 변동이 없어야 한다.

                

                  〈 그림 1 〉

 그림 1에 입력전압 vi , 출력전압 vo , 전압이득 A , 입력저항 Rin , 출력저항

Rout , 그리고 두 개의 전원인 +Vcc 와 -Vcc  를 보였다.

  상기 항목 (4) 번에서 무한대의 대역폭이 뜻하는 바는, 입력단에 인가된 신호

에 포함된 모든 주파수 성분을 증폭할 수 있음을 의미한다. 항목 (5) 에서 오프

셑(offset)이란 기준치로부터 이탈된 것을 의미하는 것이므로, 오프셑이 영이

되면 이는 곧 이상적인 것을 뜻한다.

 

이상적인 연산증폭기의 전압이득이 무한대이기에, 증폭기 입력단자간의 전압은

영(zero)이 되며 이는 단락을 의미한다. 그러나, 이 단락현상을 물리적인 실제적

단락이 아니기에 이를 가상접지라고 한다. 여기서 접지한 회로가 단락되었음을

가리킨다. 연산증폭기의 입력저항이 무한대이기에 입력단자로 전류가 유입될 수

없다. 즉 그림1 에서증폭기를 들여 다 본 입력저항은 무한대이면서, 그 양단 전압

은 영이 됨을 유의해야 한다. 도입된 가상접지 개념은 연산증폭기를 이용한 회로

해석에서 중요한 역할을 한다.


 

반전증폭기 및 비반전증폭기


  연산 증폭기의 기본회로는 반전등폭기와 비반전증폭기이다. 비반전증폭기에서

는 입력전압과 출력전압의 위상차이가 영이고, 반전증폭기에서는 입력전압과 출

력전압의 위상차이는 역상인 180°가 된다.

 

  그림2는 반전 증폭기이다. 증폭기 기호인 삼각형 내에 있는 무한대 기호는 이상

적인 연산 증폭기임을 표시한다. 가상접지에 의해 증폭기 입력단자의 전압은 영

이고, 또한 연산증폭기의 입력저항이 무한대이기에 연산증폭기의 입력단자로 전

류가 들어 갈 수 없다. 이를 감안하여 신호전압과 출력 전압간의 비인 전압증폭도

를 구하면 식(1)이 된다.

                     

  연산증폭기가 이상적인 증폭기이면, 신호전압의 형태나 주파수에 무관하게 식

(1)이 성립된다. 즉 증폭도는 단순히 두 개이 저항비만에 의해서 결정된다. 식 (1)

의 앞에 나타난 음의 부호는 신호전압 Vs 와 출력전압 Vo 간의 위상차가 180°임

을 가리킨다. 즉 반전되었음을 나타낸다.

 

          

                   〈그림  2〉

   그림 2의 회로에서, 신호전압에서 우측을 들여다 본 입력저항은 R1 이고, 출력

전압에서 좌측을 들여다 본 출력저항은 0(zero) Ω이다.

 

  그림 3은 비반전증폭기이다. 출력단자와 연산증폭기의 반전입력단자인 (-)에 저

항이 연결되어 있다. 이를 부궤환이라고 한다. 만약 출력단자가 비반전단자인 (+)에

연결되면 이는 정궤환으로 구성되며, 그 특성은 부궤환인 경우와 판이하게 달라진다.

그림 3처럼 부궤환으로 구성되면 이는 증폭기이지만, 정궤환으로 구성되면 이는 증폭

기가 아니다. 따라서 출력단자의 입력 연결시에 그 극성에 주의해야 한다. 가상접지는

부궤환회로에서 발생되는 것이지 정궤환 회로에서 발생되는 것이 아니다.

 

       

               〈 그림 3 〉

 

그림 3에서 연산증폭기의 입력저항이 무한대이기에 신호원에서 회로쪽으로

흐르는 전류 I = 0 이다. 가상접지에 의하여 Vs = n 가 된다. 그리고 n 점에서

연산증폭기의 (-)입력단자측을 들여 다 본 저항은 무한대이다. 따라서 전압 이

득식은 다음처럼 주어진다.

                     

    식 (2)로부터 출력전압과 신호전압간의 위상차는 영임을 알게 되며, 따라서

그림 3의 회로를 비반전증폭기라고 부른다. 식 (2)역시 식 (1)과 마찬가지로 이

상적인 연산증폭기란 전제하에서는, 전압이득은 신호원의 전압파형과 주파수

에 무관하게 식 (2)로 주어진다.

  그림 4는 비반전증폭기이다. 증폭기 입력에 인가된 신호원은 진폭이 50[mV]

이고 주파수가 100[Hz]인 정현파이다. 저항 R을 조정하게 되면, 이득이 변화되

기에 출력전압의 크기가 변화된다. 식 (2)에 의하여 저항 R이 각각 12[㏀] 및

27[㏀]인 경우, 이에 대응되는 이득은 각각 5 및 10이 된다. 이를 모의실험을

통하여 확인할 수 있을 것 이다.

                  

                    〈 그림 4 〉

Pspice Simulation 회로

R값에 따른 출력전압 파형 그래프.

 

  그림 2에 보인 반전증폭깅 입력단자를 한 개 더 추가한 것이 그림 5이며, 이를

가산기 회로라고 한다. 점 A에서 전류법칙(KVL)을 적용하고, 세 개의 저항치가

서로 동일한 경우를 가정하면,                     

                        Vo = - ( V1 + V2 )       (3)

가 얻어진다. 식 (3)을 보면, 출력전압은 두 입력전압의 합고 같다. 따라서 그림 5

를 가산기 회로라고 부른다. 식 (3)은 전체 응답은 부분응답의 합과 같다는 중첩의

원리를 나타내는 식이기도 하다.

        

           〈 그림 5 〉

 

  그림 6은 그림 5에 보인 가산기 회로이다. 입력 V1 은 진폭이 5[V]이고 주파수가

100[Hz]인 삼각파이다. 그리고 입력 V2 는 가변범위가 0[V]에서 5[V]까지인 직류

전원이다.이 때 출력전압은 식 (3)에 의해 주어진다.

          

                  〈 그림 6 〉

Pspice Simulation 회로.

V2 에 따른 출력전압 파형 그래프.

 

  입력 V2 를 각각 0[V] , 2.5[V] , 5[V]로 가변하면서 출력전압이 변화되는

것을 관찰하기 바라고, 또한 각각의 경우에 식 (3)이 성립되는지를 조사하기

바란다. 입력 V2의 극성이 반대가 되면 출력전압에 포함된 직류성분은 양수가

된다. 즉 극성이 감안된 입력 V2를 가변함으로써, 교류전압과 직류전압을 중첩

시킬 수가 있다. 신호발생기 중에는 오프셑 기능을 가진 경우가 있다. 이 경우

출력 오프셑 단자를 조절하면, 교류전압과 진류전압이 중첩된 전압파형을 얻게

되는데 이 원리를 보인 것이 그림 6이다.


 

발진기 회로


   

  증폭기와 달리 인가된 신호가 없이, 회로 스스로 출력전압을 발생시키는 회로를

발진기라고 한다. 발진을 시키는 원리에 따라서 여러 종류의 발진기가 있지만, 연

산증폭기를 이용한 경우에는 보편적으로 다음의 발진조건을 사용한 발진기가 사

용된다. 주증폭기의 이득을 A( f )라고 하고, 궤환회로의 궤환량을 b ( f )라고 할

때, 발진이 되기 위한 발진조건은        

                 

로 주어진다. 이득과 궤환량의 곱인 A b를 루프이득이라고 한다. 식 (4)를 만족하

는 주파수는 한 개 일수도 있고, 두 개 이사일 수도 있다. 만약 두 개 이상의 주파

수가 나올 경우에는 발진기 출력에는 기본파와 고조파의 합으로 주어진다. 그 결

과 출력전압은 완전한 정현파가 되지 못하며 이는 바람직하지 않다. 그러나 주 증

폭기와 궤환회로가 갖는 주파수응답 특성상 두 개 이상의 주파수가 동시에 식 (4)

를 만족시키기는 극히 힘들다. 그 결과 식 (4)의 발진원리하에서 발생된 발진기 출

력신호는 대부분의 경우 기본파 성분만을 갖는데, 이는 매우 바람직한 결과이다.

 

  식 (4)에 주어진 발진조건을 이용한 회로중의 하나가 윈-브리지 발진기이며,

그림7에 주어져 있다.

                    

                              〈 그림 7 〉

 

  그림 7에서 K는 이득이다. 이득 K를 가진 증폭기를 제외한 나머지 부분이

궤환회로 이다.  그림 7에서 SW는 스위치이다.

식 (4)의 발진 조건을 만족하게 되면 전압 Vo =Vo' 과 같게된다. 즉 두 전압이

서로 동일 하기에 발진조건을 만족할 경우에는 스위치를 닫더라도 회로적으로

달라지는 것은 없다.

그 결과 출력에는 정현파전압이 발생된다. 그림 7로부터 다음식이 얻어진다.

                     

식 (5)는 식 (4)에 주어진 발진조건을 이용한 것이다. 정상상태인 경우 s = j w

되고, 이를 식 (5)에 대입하여서 식을 정리하면 발진에 필요한 증폭기 이득 K와

발진 주파수 fo  가 다음처럼 구해진다.

            

그림 8은 그림 7의 회로에다 수치를 부여한 것이다. 증폭이득 K의 구현을 위하

여 그림3에 보인 비반전증폭기를 이용하였다. 회로에 보인 저항치와 용량치인

10[㏀]과 16[㎋]을 식 (6)에 대입하면 발진주파수는 1[kHz]이다. 가변 저항인

2kVR을 각각 0[㏀] , 1[㏀] , 2[㏀]으로 조절하면서 발진상태를 관측하기 바란

다. 참고로 가면저항 2kVR이 1[㏀]인 경우, 증폭기 이득 K=3이 된다.

                 

                                 〈 그림 8 〉

       Pspice Simulation 회로

       2kVR가변 저항의 변화에따른 출력전압 파형보기

 

  

용어 해설


  실제적인 연산증폭기는 이상적인 연산증폭기와는 달리 몇 가지의 제약을 받게

된다. 그 중의 하나는 유한한 증폭도와 대역폭이다. 참고로 741 연산증폭기의 경

우, 직류이득은 약 100[dB]이다. 역기서 직류이득이란 5[Hz]이내의 이득을 가리

킨다. 직류이득으로부터 3[dB] 낮아진 점의 3[dB] 대역폭은 5[Hz]이다. 그리고

이득이 0[dB]인 점의 대역폭은 1[㎒]이다. 이를 보인 것이 그림 9이다. 즉 그림

9는 보드 그림(Bode plot) 에 의해서 직선화된 741 연산증폭기의 주파수 응답이다.

             

〈 그림 9 〉 

실제적인 연산증폭기는 유한한 이득과 대역폭이외에 다음 용어에 의해서 기술되

는 동작상의 제약을 받고 있다.

 

  연산증폭기는 차동 증폭기이다. 여기서 차동이란 차이란 의미이며, 연산증폭기

의 두 입력단자에 인가된 전압의 차이만을 증폭한다는 의미이다. 즉 이상적인 연

산증폭기인 경우에는 증폭기입력에 인가된 전압의 차이가 아무리 적더라도 이를

증폭해 낼 수 있다는 의미이다. 그러나 실제적인 연산증폭기는 매우 작은 차이 전

압을 구분한 후에 이를 증폭해 낼 수 없다. 그리고 그 차이 전압을 구분해 내는 능

력은 연산증폭기의 종류에 따라서 달라진다. 즉 인가된 두 전압의 차이를 구분해

낸 후, 이를 증폭할 수 있는 능력의 정도를 가름케 해 주는 척도가 곧 동상모드 제

거비이다. 이상적인 연산증폭기의 동상모드 제거비는 무한대이다. 용어에서 동상

의 의미는 두 입력신호가 공통으로가진 신호란 뜻이다. 즉 입력에 인가되는 두 신

호를 표현할 때, 각각의 신호는 두 신호가 가진 공통신호와 차이신호로 표현될 수

있다. 표현된 신호 중에서 연산증폭기가 증폭해 내는 신호는 차이신호이다.



      

  연산증폭기의 두 입력단자를 서로 연결한 후, 연결된 두 단자를 접지시켰을 때 출

력전압은 영이 되어야 한다. 그러나 실제적인 연산증폭기의 경우 출력에는 영이 아

닌 직류전압이 나타난다. 이를 오프셑 전압이라고 한다. 입력의 한 단자에다 가상적

인 직류전압을 연결한 후에 그 크기를 조절하면 출력에 나타난 오프셑 전압이 영이

되게 할 수 있다. 이 때 입력에 인가한 가상 직류전압의 크기를 입력 오프셑 전압이

라고 부른다. 그 크기는 약 1~5[mV]이다.

 

  연산증폭기의 초단은 대부분 차동증폭기로 되어 있다. 이는 BJT나 FET 소자

로 구현 되어 있다. 따라서 이들 소자의 직류동작을 위한 바이어스 전류가 필요하

다. 물론 BJT의 경우가 FET 보다 더 큰 직류 바이어스 전류를 필요로 한다. 여기

서 차동 증폭기의 초단에 흐르는 직류의 평균치를 입력 바이어스 전류라고 하며,

BJT의 경우 그 값은 약 100[nA]이다. 그리고 두 입력 바이어스 전류의 차이를

입력 오프셑 전류라고 하는데 그 값은 약 10[nA]정도 이다.입력 오프셑 전류는 두

개 차동단의 균형의정도를 나타내는 양이다. 즉 두 개 차동단이 완전 대칭인 경우

에는 입력 오프셑 전류는 영이 되어야 한다.

 

  연산증폭기의 출력단자를 반전단자에 직접 연결시키면 이는 전압이득이 1인

증폭기가 된다. 이 연결 상태하에서 비반전 입력단자에 신호를 연결한 후에 출력

전압의 시간에 따른 변화를 관측한다. 이 때 출력전압의 시간 변화율이 최대인 값

을 슬루 율이라고 부른다. 무한대인 슬루 율이 이상적인 경우이다. 슬루 율에 의해

서 이득이 0[dB]인 점의 대역폭이 결정된다.그리고 이 슬루 율이 발생되는 이유는

연산증폭기 내에 들어 있는 주파수 보상용 용량에 기인된다. 연산증폭기를 사용하

여서 매우 낮은 이득과 매우 높은 이득을 구현할 수 있다. 이를 다른 말로 표현하면,

연산증폭기 역시 하나의 증폭기이기에 발진 가능성이 높아진다. 이를 방지하기 위하

여 연산증폭기 내부에는 우성극점 보상법(dominant pole compensation)에 의한 주

파수 보상용 용량을 사용해야만 한다. 그러나 용량이 가진 주파수에 따른 리액턴스의

변화로 인하여 주파수에 무관한 특성을 갖는 증폭기의 제작은 불가능하다. 이 이유로

인하여 실제의 연산증폭기는 유한한 이득-대역폭 곱을 가지게 된다.

  특히 슬루 율의 조사시는 출력단자를 반전단자에 연결하고, 비반전 단자에 펄스를 인

가한다. 이 경우 인가된 펄스가 주파수 보상용 용량을 충전 및 방전시키기 위한 유한한

시간이 필요하며, 유한한 이 시간으로 인하여 슬루 율이 유한하게 된다.

   밑의 그림에 보인 단위-이득 플로워에 대해 생각해 보면,

   

            (a)단위-이득 플로워. (b)입력 계단 파형.

            (c)V가 작을 때 관측되는, 지수적으로 상승하는 출력 파형.

            (d)V가 클 때 관측되는, 선형적으로 증가하는 출력 파형(이 경우, 증폭기가

                슬루율이 제한된다.).

 

선형적으로 상승하는 출력 파형의 기울기를 슬루율이라고 부르며, 슬루율(SR)은,

연산 증폭기가 따라갈 수 있는 출력 전압의 최대 변화율로서,

                                                                                 

로 정의된다.                             

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